Clocking un ADC con un reloj generado en el FPGA ?

Recientemente me encontré con la siguiente disyuntiva.... puedo usar el DCM del FPGA para generar el reloj de un ADC?
Concluí que todo depende de la frecuencia de trabajo. Recordar que normalmente el DCM no 'filtra' el jitter de entrada, y que a su vez el jitter en el IO pad, es mayor que el jitter a la salida del DCM., influenciado especialmente,  por la actividad de los IO pads cercanos.
Aún cuando este ejemplo es un poco extremo, pero para mostrar la importancia del jitter ADC de muy alta velocidad, la hoja de datos del Max104, explícitamente dice que el jitter tiene directa influencia en la relación SNR y limita la máxima velocidad de subida (dv/dt) que puede ser digitalizada sin contribuir a errores significantes.
Concretamente, hay dos problemas críticos:
- El ADC usa este reloj para la conversión. En algún tipo de conversor el jitter del reloj puede ser crítico para obtener un valor digital estable.
- El ADC usa el reloj para la transmisión serie o paralela del dato convertido. El jitter del reloj produce jitter en los datos que se transmiten, dependiendo del Rx estos datos serán correctamente leídos o no.


Como conclusión, leer atentamente la hoja de datos del ADC en lo que respecta al jitter permitido. Desde el punto de vista práctico,  si la frecuencia de trabajo es relativamente alta, considere usar una fuente de reloj independiente para el ADC.


Gracias por tu atención !