Basado en mis años de experiencia profesional y educativa les presento un documento de lineamientos generales tanto para la codificación en VHDL como para la partición de un proyecto de un sistema complejo, pasando por clocking, sintesis, nombres, FSM hasta test bench. Es un documento extenso, a pesar de que lo he resumido a los puntos mas importantes, pero siempre útil al momento de comenzar un nuevo proyecto, o como referencia para la codificación en HDL (VHDL o Verilog)/FPGA.
Link al documento es el siguiente. ..... ; ) ......
Se reciben sugerencias en caso que alguno de Uds. tengan alguna 'guia' que haya omitido.
PD: por ahora esta versión está en inglés, si recibo suficientes pedidos, la pasaré al español....
